MOSFET 소자의 분리된 게이트 패턴들 사이에 플로팅 도전 패턴을 형성하여 기생 캐패시턴스를 감소시키고, 온 저항과 항복 전압의 특성 저하를 방지하는 차세대 반도체에 관한 기술임

기존 플래너 게이트 MOSFET(Planar Gate MOSFET)과 트렌치 MOSFET(Trench MOSFET)**은 높은 항복 전압과 낮은 온 저항을 제공하지만, 기생 캐패시턴스(Parasitic Capacitance) 증가로 인해 스위칭 특성이 저하되는 문제가 있음